Уменьшение аппаратных затрат цифровой фильтрации в системе остаточных классов на основе усеченных блоков умножения с накоплением

Цель исследования. Параллельная обработка данных на основе системы остаточных классов позволяет уменьшить аппаратные затраты устройств цифровой фильтрации сигналов, что является одной из ключевых проблем цифровой обработки сигналов. Распараллеливание вычислений позволило разработать метод цифровой фильтрации сигналов на основе использования усеченных блоков умножения с накоплением в системе остаточных классов. В данной статье представлены преимущества применения разработанного подхода и его ограничения.

Методы. В исследовании применялись методы организации вычислений в системе остаточных классов с диапазонами в 32 и 48 бит и с использованием сбалансированных наборов модулей вида {2 − 1, 2 , 2 + 1}, аналитической оценки сложности вычислительного устройства и аппаратное моделирование в среде Synopsys Design Compiler с использованием стандартной библиотеки.

Результаты. Снижение аппаратных затрат зафиксировано при использовании модулей специального вида {2 − 1, 2 , 2 + 1}, позволяющих уменьшить их до 16 139,30 мкм для фильтров 3-го порядка, 31 152,99 мкм для фильтров 7-го порядка, 62 507,06 мкм для фильтров 15-го порядка и 126 564,46 мкм для фильтров 31-го порядка с организацией арифметической обработки 32-разрядных данных в системе остаточных классов. Таким образом, аппаратные затраты были снижены на 21,5%-23,0% относительно фильтров на основе параллельно-префиксных сумматоров по методу Когге-Стоуна и на 20,6%-22,2% на основе сумматоров параллельного переноса с распространением. Для 48-битных цифровых фильтров с арифметической обработкой данных в системе остаточных классов результаты моделирования показали уменьшение аппаратных затрат от 9,45% до 14%, в зависимости от их порядка.

Заключение. Проведение вычислений в системе остаточных классов позволяет улучшить эксплуатационные характеристики устройств цифровой обработки сигналов, для которых первостепенной задачей является минимизация аппаратных затрат. 

1. Sundararajan D. Digital Signal Processing: An Introduction // Springer Nature. 2024. 483 c. https://doi.org/10.1007/978-3-030-62368-5.

2. Kaur R., Singh Patterh M., Dhillon J.S. A new greedy search method for the design of digital IIR filter // Journal of King Saud University - Computer and Information Sciences. 2015; №27(3): 278–287. https://doi.org/10.1016/j.jksuci.2014.03.021.

3. Tomczak T. Fast Sign Detection for RNS {2n-1,2n,2n+1} // IEEE Transactions on Circuits and Systems I: Regular Papers. 2008. Vol. 55, № 6. P. 1502–1511. https://doi.org/10.1109/TCSI.2008.917994.

4. Ye J., Yanagisawa M., Shi Y. Scalable hardware efficient architecture for parallel FIR filters with symmetric coefficients // Electronics. 2022. №11(20). P. 3272. https://doi.org/10.3390/electronics11203272.

5. Omondi A. R., Premkumar A. B. Residue number systems: theory and implementation // World Scientific. 2007. Vol. 2.

6. Cheon J. E., Kang M., Kim T., Jung J., Yeo Y. Batch Inference on Deep Convolutional Neural Networks With Fully Homomorphic Encryption Using Channel-By-Channel Convolutions // IEEE Transactions on Dependable and Secure Computing. 2025. Vol. 22, no. 2. P. 1674-1685. https://doi.org/10.1109/tdsc.2024.3448406.

7. Mu L. Enhanced Redundant Residue Number System Codes for Reliable Diffusive Molecular Communication // IEEE Transactions on Nanobioscience. 2025. Vol. 24, no. 3. P. 366-373. https://doi.org/10.1109/tnb.2025.3553183.

8. Federated learning using a memristor compute-in-memory chip with in situ physical unclonable function and true random number generator / X. Li, B. Gao, Q. Qin, P. Yao, J. Li, H. Zhao, C. Liu, Q. Zhang, Z. Hao, Y. Li, D. Kong, J. Xu, J. Yang, J. Tang, Y. Niu, X. Yan, Q. He, H. Wu // Nature Electronics. 2025. Vol. 8, no. 6. P. 518-528. https://doi.org/10.1038/s41928-025-01390-6.

9. Isupov K. An overview of high-performance computing using the residue number system // Program systems theory and applications. 2021. Vol. 12, no. 2. P. 137-192. https://doi.org/10.25209/2079-3316-2021-12-2-137-192.

10. Selianinau M., Woźna-Szcześniak B. An Efficient Implementation of Montgomery Modular Multiplication Using a Minimally Redundant Residue Number System // Applied Sciences (Switzerland). 2025. Vol. 15, no. 10. P. 5332. https://doi.org/10.3390/app15105332.

11. Hiasat A. A reverse converter and sign detectors for an extended RNS fivemoduli set // IEEE Trans. Circuits Syst. I Regul. Pap. 2017. № 64 (1). P. 111–121. https://doi. org/10.1109/TCSI.2016.2612723.

12. Torabi Z., Jaberipur G. Low-Power/Cost RNS comparison via partitioning the dynamic range // IEEE Trans. Very Large Scale Integr. VLSI Syst. 2016. № 24(5). P.1849– 1857. https://doi.org/10.1109/TVLSI.2015.2484618.

13. Mohan P.A., Phalguna P.S. Evaluation of mixed-radix digit computation techniques for the three moduli RNS {2n-1, 2n, 2n+1} // IEEE Trans. Circuits Syst. Express Briefs. 2021. № 68(4). P.1418–1422. https://doi.org/10.1109/.

14. Bergerman M., Lyakhov P., Abdulsalyamova A. Modulo 2k+ 1 Truncated MultiplyAccumulate Unit // International Conference on Actual Problems of Applied Mathematics and Computer Science. Cham: Springer Nature Switzerland. 2022. P.343-352. https://doi.org/10.1007/978-3-031-34127-4_33

15. Gupta T., Akhter S. Design and implementation of area-power efficient generic modular adder using flagged prefix addition approach // 2021 7th International Conference on Signal Processing and Communication (ICSC). 2021. P.302-307. https://doi.org/10.1109/icsc53193.2021.9673363.

16. Efstathiou C., Vergos H.T., Nikolos D. Fast parallel-prefix modulo 2n+1 adders // IEEE Trans. Comput. 2004. № 53(9). P. 1211–1216. https://doi.org/10.1109/TC.2004.60.

17. Бергерман М.В. Использование системы остаточных классов с модулями вида {2n-1,2n,2n+1} для снижения аппаратных затрат цифрового фильтра // Известия высших учебных заведений. Поволжский регион. Технические науки. 2023. №1. C.32-43. https://doi.org/10.21685/2072-3059-2023-1-3

18. High-performance digital filtering on truncated multiply-accumulate units in the residue number system / P. Lyakhov, M. Valueva, G. Valuev, N. Nagornov // IEEE Access. 2020. Vol. 8. P. 209181-209190. https://doi.org/10.1109/ACCESS.2020.3038496.

19. Rajanala A., Tyagi A. An area estimation technique for module generation // Proceedings., 1990 IEEE International Conference on Computer Design: VLSI in Computers and Processors, 1990. P. 459-462.

20. Belghadr A., Jaberipur G. Efficient variable-coefficient RNS-FIR filters with no restriction on the moduli set // Signal, Image and Video Processing. 2022. Vol. 16, № 6. P. 1443-1454. https://doi.org/10.1007/s11760-021-02097-9.