Выбор разрядности компонентов нелинейного нейрона при реализации на ПЛИС

Цель работы: исследование зависимости между погрешностью данных на входе нейрона, предназначенного для применения в искусственной нейронной сети на ПЛИС, и погрешностью вычислений, а также разработка методики выбора разрядности компонентов нейрона, направленной на снижение аппаратных затрат при сохранении точности вычислений, адекватной точности исходных данных.

Методы. В работе использовались методы проектирования цифровых устройств на основе языка описания VHDL, анализа погрешностей вычислений относительно эталонной модели с плавающей точкой, а также методы синтеза устройств и оценки используемых аппаратных ресурсов ПЛИС встроенные в Xilinx ISE. Для обработки результатов применялись методы математической статистики, включая построение регрессионных моделей зависимости точности и аппаратных затрат от разрядности исходных данных.

Результаты. Предложен вариант оценки разрядности устройства обработки, позволяющий согласовать его разрядность с погрешностью исходных данных, исследовано влияние разрядности представления входных данных и весовых коэффициентов на точность вычислений и объём занимаемых нейроном аппаратных ресурсов, реализованном на ПЛИС. На основе VHDL-описания устройства создана параметризуемая модель, позволяющая согласованно изменять разрядность элементов нейрона при изменении разрядности входных сигналов. Для оценки влияния разрядности на точность вычислений использовалась эталонная модель на основе арифметики с плавающей точкой. Для каждого варианта разрядности проводились сравнительные вычисления выходного значения устройства, и рассчитывалась погрешность. Также анализировалось влияние разрядности на использование аппаратных ресурсов ПЛИС: количество LUT, регистров (FF). Апробация метода проводилась на базе ПЛИС Xilinx Spartan-3E XC3S500E (xc3s50e-4pq208), с использованием среды ISE Design Suite 14.7. Были реализованы несколько версий цифрового устройства с разрядностью входных данных от 4 до 12 бит (с учётом знакового разряда). Для каждого случая зафиксированы: тактовая частота работы, используемые ресурсы ПЛИС, точность измерений. На примере 12-битных исходных данных получена экспериментальная оценка объёма таблицы сигмоидальной функции (8192 ячеек), позволяющей достичь компромисса между точностью вычислений (максимальная приведенная погрешность – 0,12%) и объёмом аппаратных затрат (используется 1% аппаратных ресурсов ПЛИС).

Заключение. В данной работе представлено описание схемы нейрона с сигмоидальной функцией активации, реализованной на языке описания аппаратуры VHDL, пригодной для интеграции в нейросетевые решения на программируемых логических интегральных схемах. Устройство принимает входные целочисленные значения фиксированной разрядности со знаком, осуществляет вычисление суммы взвешенных входных сигналов и смещения и формирует выход нейрона на основе таблицы поиска, хранящейся в блочной памяти (RAM). Приведено описание работы модуля, его масштабирование и оптимизация. Предложенный метод позволяет определить оптимальную разрядность устройства обработки, обеспечивающий согласованный с погрешностью исходных данных уровень погрешности при минимальных аппаратных затратах. Полученные зависимости могут быть использованы на этапе проектирования для выбора параметров цифровых модулей обработки информации в системах реального времени и встраиваемых устройствах.

1. Accelerating FPGA Implementation of Neural Network Controllers via 32-bit FixedPoint Design for Real-Time Control / C. Hingu, X. Fu, R. Challoo, J. Lu, X. Yang, L. Qingge // 2023 IEEE 14th Annual Ubiquitous Computing, Electronics & Mobile Communication Conference (UEMCON). 2023; 952-959. https://doi.org/10.1109/UEMCON59035.2023.10316098

2. Neural Network on the Edge: Efficient and Low Cost FPGA Implementation of Digital Predistortion in MIMO Systems / Y. Jiang, A. Vaicaitis, M. Leeser, J. Dooley // Design, Automation & Test in Europe Conference & Exhibition (DATE). Antwerp, Belgium, 2023. P. 1–2. https://doi.org/10.23919/DATE56975.2023.10137251

3. Antunes P., Podobas A. FPGA-Based Neural Network Accelerators for Space Applications: A Survey. arXiv 2025, arXiv:2504.16173v2. https://doi.org/10.48550/arXiv.2504.16173

4. Prashanth B.U.V., Ahmed M.R. Design and Implementation of Reconfigurable Neuro-Inspired Computing Model on a FPGA // Adv. Sci. Technol. Eng. Syst. J. 2020. Vol. 5 (5). P. 331–338. https://doi.org/10.25046/aj050541

5. CBin-NN: An Inference Engine for Binarized Neural Networks / F. Sakr, R. Berta, J. Doyle, A. Capello, A. Dabbous, L. Lazzaroni, Bellotti F. // Electronics. 2024. 13. P. 1624. https://doi.org/10.3390/electronics13091624

6. Kumari B.A.S., Kulkarni S.P., Sinchana C.G. FPGA Implementation of Neural Nets // Int. J. Electron. Telecommun. 2023. Vol. 69(3). P. 599–604. https://doi.org/10.24425/ijet.2023.146513

7. Лебедев М.С., Белецкий П.Н. Реализация искусственных нейронных сетей на ПЛИС с помощью открытых инструментов // Труды ИСП РАН. 2021. 33 (6). C. 175–192. https://doi.org/10.15514/ISPRAS-2021-33(6)-12

8. Acharya R.Y., Le Jeune L., Mentens N., Ganji F., Forte D. Quantization-aware Neural Architectural Search for Intrusion Detection. arXiv 2024. arXiv:2311.04194v2. https://doi.org/10.48550/arXiv.2311.04194

9. Efficient Neural Networks on the Edge with FPGAs by Optimizing an Adaptive Activation Function / Y. Jiang, A. Vaicaitis, J. Dooley, M. Leeser // Sensors. 2024. 24(6). P.1829. https://doi.org/10.3390/s24061829

10. FPGA-QNN: Quantized Neural Network Hardware Acceleration on FPGAs / M. Tasci, A. Istanbullu, V. Tumen, S. Kosunalp // Appl. Sci. 2025. 15. P. 688. https://doi.org/10.3390/app15020688

11. Solovyev R., Kustov A., Telpukhov D., Rukhlov V., Kalinin A. Fixed-Point Convolutional Neural Network for Real-Time Video Processing in FPGA. arXiv 2018, arXiv:1808.09945v2. https://doi.org/10.48550/arXiv.1808.09945

12. Wu H., Zheng L., Zhao G., Xu G., Xu M., Liu X., Lin D. Integer Quantization for Deep Learning Inference: Principles and Empirical Evaluation. arXiv 2020, arXiv:2004.09602v3. https://doi.org/10.48550/arXiv.2004.09602

13. Compressing deep neural networks on FPGAs to binary and ternary precision with hls4ml / Ngadiuba J., Loncar V., Pierini M., Summers S., Di Guglielmo G., Duarte J., Harris P., Rankin D., Jindariani S., Liu M., Pedro K., Tran N., Kreinar E., Sagear S., Wu Z., Hoang D. // Mach. Learn.: Sci. Technol. 2021. 2. 015001. https://doi.org/10.1088/26322153/aba042

14. Fixed-Point Analysis and FPGA Implementation of Deep Neural Network Based Equalizers for High-Speed PON / N. Kaneda, C.-Y. Chuang, Z. Zhu, A. Mahadevan, B. Farah, K. Bergman, D. Van Veen, V. J. Houtsma // Lightwave Technol. 2022. 40 (7). P. 1972–1980. https://doi.org/10.1109/JLT.2021.3133723

15. Sound Mixed Fixed-Point Quantization of Neural Networks / D. Lohar, C. Jeangoudoux, A. Volkova, E. Darulova // ACM Trans. Embedd. Comput. Syst. 2023. 22 (5s), 136:1– 136:26. https://doi.org/10.1145/3609118

16. Jia H., Chen X., Dong D. FPGA-Based Implementation and Quantization of Convolutional Neural Networks // Proceedings of the 2025 3rd International Conference on Communication Networks and Machine Learning (CNML 2025). Nanjing, China, February 21–23, 2025. ACM, New York, NY, USA, 2025. 5 pages. https://doi.org/10.1145/3728199.3728263

17. Pipelined Architecture for a Semantic Segmentation Neural Network on FPGA / H. Le Blevec, M. Léonardon, H. Tessier, M. Arzel // Proceedings of the 2023 30th IEEE International Conference on Electronics, Circuits and Systems (ICECS). Istanbul, Turkey, 2023. P. 1–4. https://doi.org/10.1109/ICECS58634.2023.10382715

18. FPGA implementation of a complete digital spiking silicon neuron for circuit design and network approach / X. Miao, X. Ji, H. Chen, A.M. Mayet, G. Zhang, C. Wang, J. Sun // Sci Rep. 2025. 15. P. 8491. https://doi.org/10.1038/s41598-025-92570-z

19. Wang C.; Luo Z. A Review of the Optimal Design of Neural Networks Based on FPGA // Appl. Sci. 2022. 12. P. 10771. https://doi.org/10.3390/app122110771

20. Claudionor N. Coelho, Jr., Kuusela A., Li S. et al. Automatic heterogeneous quantization of deep neural networks for low-latency inference on the edge for particle detectors // Nat Mach Intell. 2021. 3. P. 675–686. https://doi.org/10.1038/s42256-021-00356-5

21. Gholami A., Kim S., Dong Z., Yao Z., Mahoney M.W., Keutzer K. A Survey of Quantization Methods for Efficient Neural Network Inference. CRC: Boca Raton, FL, USA, 2021. https://doi.org/10.48550/arXiv.2103.13630

22. Courbariaux M., Hubara I., Soudry D., El-Yaniv R., Bengio Y. Binarized Neural Networks: Training Deep Neural Networks with Weights and Activations Constrained to +1 or −1. arXiv 2016, arXiv:1602.02830. https://doi.org/10.48550/arXiv.1602.02830

23. Kavitha S., Kumar C., Alwabli A. A low-power, high accuracy digital design of batch normalized non-linear neuron models: Synthetic experiments and FPGA evaluation // Ain Shams Eng. J. 2025. 16 (8). P. 103469. https://doi.org/10.1016/j.asej.2025.103469