Бондарь Олег Григорьевич, кандидат технических наук, доцент, доцент кафедры космического приборостроения и систем связи
ул. 50 лет Октября, д. 94, г. Курск 305040
Oleg G. Bondar, Cand. of Sci. (Engineering), Associate Professor, Associate Professor of Space Instrumentation and Communication Systems Department
50 Let Oktyabrya str. 94, Kursk 305040
Брежнева Екатерина Олеговна, кандидат технических наук, доцент кафедры космического приборостроения и систем связи
ул. 50 лет Октября, д. 94, г. Курск 305040
Ekaterina O. Brezhneva, Cand. of Sci. (Engineering), Associate Professor of Space Instrumentation and Communication Systems Department
50 Let Oktyabrya str. 94, Kursk 305040
Голубев Дмитрий Александрович, студент кафедры космического приборостроения и систем связи
ул. 50 лет Октября, д. 94, г. Курск 305040
Dmitry A. Golubev, Student of Space Instrumentation and Communication Systems Department
50 Let Oktyabrya str. 94, Kursk 305040
Цель работы: исследование зависимости между погрешностью данных на входе нейрона, предназначенного для применения в искусственной нейронной сети на ПЛИС, и погрешностью вычислений, а также разработка методики выбора разрядности компонентов нейрона, направленной на снижение аппаратных затрат при сохранении точности вычислений, адекватной точности исходных данных.
Методы. В работе использовались методы проектирования цифровых устройств на основе языка описания VHDL, анализа погрешностей вычислений относительно эталонной модели с плавающей точкой, а также методы синтеза устройств и оценки используемых аппаратных ресурсов ПЛИС встроенные в Xilinx ISE. Для обработки результатов применялись методы математической статистики, включая построение регрессионных моделей зависимости точности и аппаратных затрат от разрядности исходных данных.
Результаты. Предложен вариант оценки разрядности устройства обработки, позволяющий согласовать его разрядность с погрешностью исходных данных, исследовано влияние разрядности представления входных данных и весовых коэффициентов на точность вычислений и объём занимаемых нейроном аппаратных ресурсов, реализованном на ПЛИС. На основе VHDL-описания устройства создана параметризуемая модель, позволяющая согласованно изменять разрядность элементов нейрона при изменении разрядности входных сигналов. Для оценки влияния разрядности на точность вычислений использовалась эталонная модель на основе арифметики с плавающей точкой. Для каждого варианта разрядности проводились сравнительные вычисления выходного значения устройства, и рассчитывалась погрешность. Также анализировалось влияние разрядности на использование аппаратных ресурсов ПЛИС: количество LUT, регистров (FF). Апробация метода проводилась на базе ПЛИС Xilinx Spartan-3E XC3S500E (xc3s50e-4pq208), с использованием среды ISE Design Suite 14.7. Были реализованы несколько версий цифрового устройства с разрядностью входных данных от 4 до 12 бит (с учётом знакового разряда). Для каждого случая зафиксированы: тактовая частота работы, используемые ресурсы ПЛИС, точность измерений. На примере 12-битных исходных данных получена экспериментальная оценка объёма таблицы сигмоидальной функции (8192 ячеек), позволяющей достичь компромисса между точностью вычислений (максимальная приведенная погрешность – 0,12%) и объёмом аппаратных затрат (используется 1% аппаратных ресурсов ПЛИС).
Заключение. В данной работе представлено описание схемы нейрона с сигмоидальной функцией активации, реализованной на языке описания аппаратуры VHDL, пригодной для интеграции в нейросетевые решения на программируемых логических интегральных схемах. Устройство принимает входные целочисленные значения фиксированной разрядности со знаком, осуществляет вычисление суммы взвешенных входных сигналов и смещения и формирует выход нейрона на основе таблицы поиска, хранящейся в блочной памяти (RAM). Приведено описание работы модуля, его масштабирование и оптимизация. Предложенный метод позволяет определить оптимальную разрядность устройства обработки, обеспечивающий согласованный с погрешностью исходных данных уровень погрешности при минимальных аппаратных затратах. Полученные зависимости могут быть использованы на этапе проектирования для выбора параметров цифровых модулей обработки информации в системах реального времени и встраиваемых устройствах.
Purpose. Investigation of the relationship between input data error of a neuron intended for use in an artificial neural network implemented on FPGA, and computational error, as well as development of a methodology for selecting the bit width of neuron components aimed at reducing hardware costs while maintaining computational accuracy consistent with the accuracy of the input data.
Methods. The study employed methods of digital circuit design based on the VHDL hardware description language, error analysis of computations relative to a floating-point reference model, as well as device synthesis and FPGA resource utilization estimation methods integrated into Xilinx ISE. Mathematical statistics techniques, including the construction of regression models describing the dependence of accuracy and hardware costs on input data bit width, were applied to process the experimental results.
Results. A method has been proposed for estimating the bit width of the processing unit, enabling its precision to be matched with the inherent error level of the input data. The impact of the bit width of input data and weight coefficients on computational accuracy and the amount of FPGA hardware resources consumed by the implemented neuron was investigated. Based on the VHDL description of the device, a parameterized model was developed that enables coordinated adjustment of the neuron’s internal component bit widths as the bit width of input signals is varied. To assess the effect of bit width on computational accuracy, a floating-point-based reference model was used. For each bit-width configuration, comparative computations of the device’s output were performed, and the resulting error was quantified. The influence of bit width on FPGA resource utilization — specifically the number of LUTs and flip-flops (FFs) — was also analyzed. The proposed methodology was validated on the Xilinx Spartan-3E XC3S500E (xc3s500e-4pq208) FPGA platform using the ISE Design Suite 14.7 environment. Multiple versions of the digital neuron were implemented, with input data bit widths ranging from 4 to 12 bits (including the sign bit). For each variant, the operating clock frequency, utilized FPGA resources, and computational accuracy were recorded. As a case study using 12-bit input data, an experimental evaluation determined that a sigmoid function lookup table with 8,192 entries achieves an optimal trade-off between computational accuracy (maximum relative error — 0.12%) and hardware cost (occupying only 1% of the FPGA’s available resources).
Conclusion. This paper presents a description of a neuron circuit with a sigmoid activation function, implemented in the VHDL hardware description language and suitable for integration into neural network solutions on FieldProgrammable Gate Arrays (FPGAs). The device accepts signed integer input values of fixed bit width, computes the weighted sum of inputs and bias, and generates the neuron’s output using a precomputed lookup table stored in block RAM. The operation, scaling, and optimization of the module are described in detail.
The proposed method enables determination of the optimal bit width for the processing unit, ensuring that computational error remains consistent with the error level of the input data while minimizing hardware resource consumption. The obtained relationships can be utilized during the design phase to select parameters for digital processing modules in real-time systems and embedded devices.
The authors declare that there are no conflicts of interest present.